本課程專注於組合邏輯 (Combinational Logic) 的電路建構與時序分析。學員將利用基本邏輯閘組合出解碼器 (Decoder)、多工器 (MUX) 以及半加器 (Half Adder) 與全加器 (Full Adder)，並透過暫態模擬分析邏輯競爭 (Race Condition) 與險象 (Glitch) 現象。
- 核心技術： 布林代數電路實現、全加器加法運算、邏輯險象 (Glitch) 分析。
- SPICE 指令： 多軌邏輯訊號同步暫態分析 (.tran)、時序延遲控制。
- 雲端工具： 完全支援 AeroCuit EDA 雲端模擬與 ProvenanceData 學習履歷紀錄。